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　　本方案采用400MHz作为DDS的工作时钟。DDS电路输出为频率覆盖36.5—56.875MHz的扫频信号。DDS输出信号将作为PLL3的激励信号，该信号的频谱纯度决定着整个电路输出信号的质量，所以该信号的输出频谱纯度非常重要。

　　DDS的输出频带和PLL的频率步进是一对矛盾共同体，综合两者利弊选择合适的DDS输出频带带宽和PLL的频率步进，才能使其输出信号频谱达到需要。 

　　4 测试结果与分析 

　　4.1 输出功率测试 

　　使用频谱仪测试其输出幅度，测试结果如表1所示： 

　　表1 输出幅度测试结果 

　　频率/MHz 幅度/dBm 

　　30 17.3 

　　100 17.5 

　　200 18.3 

　　300 15.7 

　　400 15.0 

　　500 15.2 

　　600 16.3 

　　700 14.8 

　　800 14.5 

　　900 13.8 

　　1 000 13.5 

　　从表1中的数据可知，输出幅度满足指标要求。 

　　4.2 相位噪声及杂散测试 

　　相位噪声及杂散测试结果如表2所示： 

　　表2 相位噪声及杂散测试结果 

　　频率/MHz 相位噪声（dBc/Hz） 杂散/dBc 

　　偏离1kHz 偏离10kHz 偏离100kHz 

　　30 -79 -84 -96 <-60 

　　500 -81 -82 -98 <-60 

　　1 000 -75 -82 -98 <-60 

　　从表2中的数据可知，相位噪声及杂散满足指标要求。 

　　系统的杂散来源有很多，由于鉴相频率较高，环路滤波器能很好地抑制鉴相泄漏引起的杂散，所以系统的杂散主要由DDS部分引起。DDS杂散谱线的位置和幅度都具有确定性，在输出频率不变时，工作时钟频率越高，杂散距主频的距离也越大；在同一时钟信号下，不同的输出频率产生的杂散点也不一样。倍频后杂散主要由PM部分引起，与PM直接相关的是DDS相位累加器的长度，DDS的SFDR（Spurious Free Dynamic Range，无杂散动态范围）与其相位累加器的关系：相位累加器每增加1位，则SFDR提高6dB，需选用具有较高的相位累加器长度的DDS。环路滤波器对DDS部分呈高通特性，需要选择合适的环路带宽。由于DDS输出的杂散与系统时钟、输出频率有关，因此可以通过改变其系统时钟或者输出频率来抑制系统的杂散。 

　　也可以用如下方程方便快捷地表示PLL的噪声性能。在环路带宽内，有以下关系： 

　　相位噪声=（1Hz归一化鉴相器噪声）+10log（比较频率）+20log（反馈支路分频比N） （2） 

　　由公式可知，fvco一定时，鉴相频率增加1倍，鉴相器的噪声增加3dB，但是分频系数降为N/2，所以实际带内相位噪声改善3dB（鉴相频率增大，PLL的白噪声改善，但是1/f 噪声并未改善，1/f 噪声对PLL近端的相位噪声贡献不能忽略），也就是相同的输出频率，鉴相频率越高，带内相位噪声就越好；当鉴相频率相同，而输出频率增加1倍，则带内相位噪声增加6dB，这与实际测得的相位噪声基本相符。 

　　4.3 换频时间测试 

　　换频时间测试如图7所示： 

　　图7 换频时间测试 

　　由图7可知，系统的换频时间约为416μs，满足指标要求。 

　　5 结论 

　　本文结合DDS与PLL的优缺点从原理上进行分析，由此提出并设计了一种快速跳频频率合成电路设计的方案。通过测试证明，电路输出满足指标要求。虽然本方案取得了一定的成果，但由于时间和经验的原因，扫频源输出的功率平坦度不是太好，环路锁定时间还不够快，将来还需持续改进。 

　　参考文献： 

　　[1] 孔京，郭黎利，战兴文. 直接数字频率合成技术在跳频通信中的应用[J]. 应用科技， 2001（9）： 13-15. 

　　[2] 李衍忠，蔡英杰，向敬成. DDS谱质分析及其杂散抑制研究综述[J]. 现代雷达， 2000（4）： 33-38. 

　　[3] 高泽溪，高成. 直接数字频率合成器（DDS）及其性能分析[J]. 北京航空航天大学学报， 1998（5）： 615-618. 

　　[4] Analog Device公司. AD9956数据手册[P]. 

　　[5] 白居宪. 低噪声频率合成[M]. 北京： 国防工业出版社， 1988.